射钉击发器的复用器电路

射钉击发器的复用器电路

      射钉击发器的复用器电路

用0.18um CMOS计划2.5Gb/s收发器的复用器电路

　 1 导语

　　这些年，跟着传统电信业务和互联网业务的迅猛发展，它们对网络带宽提出了越来越高的恳求，由此致使了高速串行接口的呈现。目前国内对于2.5 Gb/s超高速串行收发器CMOS芯片及IP核研讨开发尚处于起步期间。计划开发具有自主知识产权的高功用串行收发器芯片及IP核，打破国外对高端路由器、交换器芯片的独占，不只可以直接大幅度下降通讯、网络设备本钱，发作明显的经济效益，还能带来无量的社会效益。这篇文章所计划的复用器，应用在2.5Gb/s收发器系统中。

　　尽人皆知在高速的数据传输系统中，收发器对于完毕全部系统的功用起着至关重要的效果。而在收发器系统中，复用器是工作在最高速度的电路单元之一，因此复用器电路计划的好坏直接影响全部系统的功用。

　　2 电路结构及其计划

　　2.1 16:1复用器结构计划

　　这篇文章计划的16:1复用器是将发送数据挑选模块输出的16位156.25Mb/s并行数据变换为2.5Gb/s串行数据输出，该电路主要由1个16:4复用器电路和1个选用树形结构（包含3个2:1复用器）完毕的4:1的复用器电路构成。其间16:4复用器用数字电路完毕，4:1复用器电路用仿照电路完毕。该电路接收从PLL送出的2.5GHz、1.25GHz和625MHz差分时钟，为16:4复用器和2:1复用器电路供应所需要的时钟。16位并行输入数据通过16:4复用器后输出4位并行数据送入4:1复用器,经4:1复用器后，数据变换成1比特宽度的串行数据流，发送次第最低位在前，即TXD_P[0]最早出现在TXD_S上,TXD_P[15]终究宣告。由于本电路是数模混合信号计划，仿真时需要给数字电路和仿照电路分别加煽动，对于4:1复用器电路，输入选用互补的方波电压源，峰峰值为0.4V。对于16:4复用器电路，通过用Verilog言语描绘的方法加煽动。由于两个模块分别用数字电路和仿照电路完毕，因此在两个模块的联接处要进行电平的变换。Virtuoso AMS Simulator中将接口模型划分为A2D型和D2A型两类。本计划是由数字电路送信号给仿照电路，因此要用到D2A接口模型，该模型主要有4个参数:d2a_tf,d2a_tr,d2a_vh和d2a_vl。其间d2a_tf和d2a_tr分别标明接口模型的输出从当时值上升到d2a_vh所需要的时间和下降到d2a_vl所需要的时间；d2a_vh和d2a_vl分别标明对应数字电路中的逻辑“1”和“0”而变换成的究竟电压值。本计划的设置如下: d2a_tf=20ps, d2a_tr=20ps，d2a_vh=1.8V，d2a_vl=1.4V。

　　2.2 单元电路计划

　　2.2.1 16:4复用器电路

　　16:4复用器电路由4个4:1复用器模块和一个赋值语句模块构成，本电路均选用Verilog言语来描绘。4个4:1复用器的效果是将16路156.25M数据TXD_P[15:0]复用为4路625M数据，这儿咱们用移位寄存器完毕4:1复用器。首先将16位并行数据，分为四个4位并行数据，然后将4位并行数据送入4:1复用器。由于后级的仿照电路需要差分输入，因此本模块输出均为互补输出。

　　4:1复用器电路的Verilog完毕的要害代码如下：

　　2.2.2 4:1复用器电路

　　4:1复用器选用树形结构完毕，它主要由三个2:1的高速复用器和一个主从D触发器（MSDEF）构成。2:1复用器由一个主从D触发器（由两个锁存器级连构成），一个主从主D触发器（由三个锁存器级连构成）和一个2:1数据挑选器构成。

　　这篇文章所计划的锁存器和2:1数据挑选器均选用CML(电流形式逻辑)逻辑完毕，按其功用可分为下拉逻辑网络、尾电流源和上拉电阻三个有些。它可以在电压摆幅较小的情况下正常工作。由于尾电流源的存在，CML电路的功耗近似为安稳值

P=vdd*I，其中vdd是电源电压，I为直流尾电流。众所周知，传统CMOS电路的功耗为P=CL`*f*vdd2，其中f是电路的开关频率，CL`是输出节点的负载电容。因此，在高速率的条件下，CML电路的功耗比与其相似的CMOS电路的功耗要小得多。此外，降低CML电路的电压摆幅，还可以减小整个电路的延时，从而提高电路的工作速度。